Pionnière de l’architecture de processeur RISC-V et fournisseur de blocs d’IP, la société américaine SiFive a récemment étoffé sa famille de processeurs SiFive Intelligence, taillés pour satisfaire les exigences IA (intelligence artificielle) en périphérie de réseau (edge), avec la référence XM Series conçue pour accélérer les charges de travail IA hautes performances. C’est le premier bloc d’IP SiFive à inclure un moteur IA de calcul matriciel destiné à s’insérer aisément dans des puces-systèmes pour l’edge IoT, les appareils grand public, les véhicules électriques et/ou autonomes de nouvelle génération, les centres de données, etc.

En intégrant des moteurs scalaires, vectoriels et matriciels, les utilisateurs de de l’IP XM Series, qui fournit un moteur de traitement IA éco-efficace, peuvent en outre tirer parti d'une bande passante mémoire optimisée et d’un rapport performances/watt particulièrement élevé pour les applications à forte intensité de calcul, assure SiFive.

« De nombreuses entreprises constatent les avantages de s’appuyer sur un standard de processeur ouvert alors qu'elles s'efforcent de suivre le rythme rapide des évolutions liées à l'IA, indique Patrick Little, le CEO de SiFive. L’architecture RISC-V a été développée à l’origine pour prendre en charge efficacement les moteurs de calcul spécialisés, notamment les opérations à précision mixte. Cette caractéristique, associée à l’ajout d’instructions vectorielles efficaces et à la prise en charge d’extensions IA spécialisées, explique pourquoi plusieurs grandes entreprises officiant sur le marché des centres de données ont déjà adopté les accélérateurs IA RISC-V. Sachant que nous travaillons aussi sur de nouvelles solutions IA avec une grande variété de sociétés sur des secteurs comme l’automobile, la périphérie de réseau intelligente et l’internet des objets. »

Dans la pratique, les IP XM Series se déclinent en clusters (ou moteurs matriciels) dotés de quatre cœurs baptisés X-Core, chaque cluster pouvant fournir une performance de 16 Tops (INT8) ou 8 Tflops (BF16) par gigahertz pour une bande passante mémoire globale de 1 To/s. Les clusters ont la possibilité d’accéder à la mémoire au travers d’un port à bande passante élevée ou d’un port CHI (Coherent Hub Interface) pour assurer la cohérence mémoire.

On notera ici que SiFive envisage la création de puces d’accélération IA n'incorporant aucun processeur hôte ou architecturées sur des cœurs RISC-V, x86 ou Arm.

Parallèlement à l’annonce de la famille SiFive Intelligent XM Series, la société américaine a dévoilé son intention de placer en open source une implémentation de référence de sa bibliothèque SiFive Kernel Library (SKL), un ensemble de routines optimisées qui maximisent la capacité de traitement des algorithmes sur les processeurs SiFive.

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