Le spécialiste des sous-systèmes de stockage Western Digital ne fait pas mystère de son engouement pour l’architecture de processeur open source RISC-V. Membre fondateur de la Fondation RISC-V, la société américaine compte en effet, à terme, faire basculer vers cette architecture tous les cœurs, processeurs et contrôleurs que la société met en œuvre dans ses divers produits... ...L’enjeu est de taille car ce pourrait être près de deux milliards de cœurs RISC-V qui devraient être écoulés sur le marché par an à travers le catalogue de la firme d’outre-Atlantique !
Pour enfoncer le clou, Western Digital, qui a investi dans des pionniers de la mise en œuvre commerciale du jeu d’instructions RISC-V comme Codasip ou Esperanto Technologies, a annoncé il y a quelques jours trois innovations open source conçues pour soutenir ses efforts de développement internes ainsi que ceux de l’écosystème RISC-V.
La première de ces initiatives est liée à la mise dans le domaine open source d’un cœur de processeur RISC-V mis au point par les équipes de l’Américain et estampillé SweRV Core. Décrit comme un cœur 32 bits superscalaire de degré 2, le SweRV Core est doté d’un pipeline de neuf étages qui permet le chargement et l’exécution de plusieurs instructions simultanément. Avec une performance de 4,9 CoreMark/MHz, il peut être cadencé à une fréquence maximale de 1,8 GHz une fois gravé en technologie Cmos 28 nm. Si Western Digital compte l’utiliser dans des conceptions embarquées maison (contrôleurs de mémoire flash, disques durs à semi-conducteurs SSD, etc.), sa disponibilité en open source dans le courant du premier trimestre 2019 devrait favoriser le développement de nouvelles applications orientées données dans les domaines de l’Internet des objets, du traitement de la sécurité ou du contrôle/commande industriel, espère le spécialiste du stockage.
Parallèlement, Western Digital a lancé le simulateur open source de jeu d’instructions SweRV (ISS, Instruction Set Simulator). Cet outil permet de modéliser des événements externes comme les interruptions et les erreurs de bus et de vérifier que le cœur RISC-V fonctionne correctement. Western Digital affirme avoir utilisé l’ISS SweRV pour simuler et valider de manière rigoureuse le cœur SweRV avec plus de 19 milliards d’instructions exécutées.
Enfin l’Américain a dévoilé sous le nom d’OmniXtend une architecture système ouverte orientée mémoire, destinée à assurer la cohérence de cache sur une structure d’interconnexion Ethernet. OmniXtend fournit des interfaces standard ouvertes pour le partage de données entre processeurs, accélérateurs d’algorithme d’apprentissage automatique, unités de traitement graphique (GPU), FPGA et d’autres composants.
