
Ceva lance une architecture de processeur hybride DSP-contrôleur adaptée aux algorithmes émergents [EDITION ABONNES] Selon le fournisseur de cœurs de DSP et de processeurs d’intelligence artificielle pour objets connectés Ceva, les processeurs de traitement du signal (DSP) historiques et les microcontrôleurs ou microprocesseurs équipés d’un coprocesseur DSP à la performance limitée peinent aujourd’hui à satisfaire les besoins en pleine évolution des marchés de l’industriel et de l’automobile. ...Afin d’exécuter au mieux les algorithmes émergents de traitement du signal mis en œuvre dans les applications vocales, vidéo, de communication, de détection ou de contrôle numérique, la société a décidé de proposer une nouvelle architecture DSP générique dite hybride (DSP/contrôleur), baptisée Ceva-BX. Lancée à l’occasion du CES 2019, celle-ci est censée associer les caractéristiques de faible consommation inhérentes aux noyaux DSP et les exigences de programmation de haut niveau et de compacité logicielle des architectures de contrôleurs. Apte au traitement parallèle, Ceva-BX se déploie autour d’un pipeline à onze étages et d’une microarchitecture VLIW à cinq voies et permet, selon la société, d’envisager des circuits cadencés à 2 GHz une fois gravés en technologie TSMC 7 nm avec des cellules et des compilateurs mémoire standard. Le jeu d’instructions est aussi capable de prendre en charge le mode SIMD (Single Instruction on Multiple Data) largement utilisé dans les moteurs d’inférence de réseaux de neurones, les procédés de réduction de bruit et d’annulation d’écho, ainsi que dans les unités de calcul en virgule flottante à double, simple ou demi-précision utilisées par les algorithmes de localisation et de fusion de capteurs à haute précision, détaille Ceva. « Les produits d’électronique grand public, automobiles, industriels et médicaux intègrent de plus en plus de capteurs, que ce soit des caméras, des microphones, des détecteurs de mouvement, des capteurs environnementaux, qui produisent des données qui doivent être fusionnées, interprétées et traitées localement avant d’être envoyées vers le nuage via une connexion sans fil, rappelle Mike Demler, analyste pour The Linley Group. L’exécution de ces charges de travail qui exigent de fortes capacités de traitement du signal requiert une combinaison efficace de capacités DSP et de ressources de contrôle. Le Ceva-BX, avec son architecture hybride, élimine le recours à des coprocesseurs CPU et DSP distincts. » Selon Ceva, le Ceva-BX met en œuvre des principes clés que l’on retrouve dans les architectures de microprocesseurs avancées : orthogonalité des registres génériques pour une efficacité maximale de la compilation C, mémoire cache BTB (Branch Target Buffer) innovante pour minimiser l’overhead de branchement, sous-système mémoire entièrement en cache, prise en charge native de tous les types C, etc. Son score de 4,5 CoreMark/MHz reflèterait ainsi les excellentes capacités de contrôle de l’architecture, précise Ceva qui offre aussi la possibilité aux concepteurs de puces-systèmes d’ajouter des jeux d’instructions propriétaires à l’architecture Ceva-BX (via Ceva-Xtend), d’accélérer des algorithmes maison et de tirer parti des mécanismes automatiques de gestion des files d’attente et des mémoires tampon pour y ajouter des coprocesseurs et créer des grappes de cœurs Ceva-BX. Dans le détail, le Ceva-BX est proposé initialement selon deux configurations, le Ceva-BX1 avec simple MAC 32x32 bits et quadruple MAC 16x16 bits, et le Ceva-BX2 avec quadruple MAC 32x32 bits et octuple MAC 16x16 bits qui sont aussi aptes à exécuter des opérations MAC (multiplieur-accumulateur) 16x8 bits et 8x8 bits. Le second cible les charges de travail intensives comme le contrôle PHY 5G, la formation de faisceaux multiples pour les microphones et les inférences de réseaux de neurones pour la reconnaissance vocale avec des performances qui peuvent atteindre 16 GMAC/s. Le premier peut prendre à son compte les traitements DSP d’entrée et de milieu de gamme comme les modems IoT cellulaires, les piles de protocoles et la fusion de capteurs toujours active avec des performances qui peuvent monter à 8 GMAC/s. La famille Ceva-BX, qui affiche aussi des modes d’exécution de confiance spécifiques pour la conformité aux standards de sûreté de fonctionnement, est proposée avec une chaîne d’outils de développement complète. On y trouve notamment un compilateur LLVM avancé, un débogueur sous Eclipse, des bibliothèques d’algorithmes DSP et de réseaux de neurones. La prise en charge de frameworks neuronaux tels qu’Android NN API, Arm NN et TensorFlow Lite et de divers systèmes d’exploitation temps réel est assurée, précise encore Ceva. La disponibilité générale des cœurs Ceva-BX est prévue d’ici à la fin du premier trimestre 2019.

Ceva lance une architecture de processeur hybride DSP-contrôleur adaptée aux algorithmes émergents

[EDITION ABONNES] Selon le fournisseur de cœurs de DSP et de processeurs d’intelligence artificielle pour objets connectés Ceva, les processeurs de traitement du signal (DSP) historiques et les microcontrôleurs ou microprocesseurs équipés d’un coprocesseur DSP à la performance limitée peinent aujourd’hui à satisfaire les besoins en pleine évolution des marchés de l’industriel et de l’automobile. ...Afin d’exécuter au mieux les algorithmes émergents de traitement du signal mis en œuvre dans les applications vocales, vidéo, de communication, de détection ou de contrôle numérique, la société a décidé de proposer une nouvelle architecture DSP générique dite hybride (DSP/contrôleur), baptisée Ceva-BX.

Lancée à l’occasion du CES 2019, celle-ci est censée associer les caractéristiques de faible consommation inhérentes aux noyaux DSP et les exigences de programmation de haut niveau et de compacité logicielle des architectures de contrôleurs. Apte au traitement parallèle, Ceva-BX se déploie autour d’un pipeline à onze étages et d’une microarchitecture VLIW à cinq voies et permet, selon la société, d’envisager des circuits cadencés à 2 GHz une fois gravés en technologie TSMC 7 nm avec des cellules et des compilateurs mémoire standard.

Le jeu d’instructions est aussi capable de prendre en charge le mode SIMD (Single Instruction on Multiple Data) largement utilisé dans les moteurs d’inférence de réseaux de neurones, les procédés de réduction de bruit et d’annulation d’écho, ainsi que dans les unités de calcul en virgule flottante à double, simple ou demi-précision utilisées par les algorithmes de localisation et de fusion de capteurs à haute précision, détaille Ceva.

« Les produits d’électronique grand public, automobiles, industriels et médicaux intègrent de plus en plus de capteurs, que ce soit des caméras, des microphones, des détecteurs de mouvement, des capteurs environnementaux, qui produisent des données qui doivent être fusionnées, interprétées et traitées localement avant d’être envoyées vers le nuage via une connexion sans fil, rappelle Mike Demler, analyste pour The Linley Group. L’exécution de ces charges de travail qui exigent de fortes capacités de traitement du signal requiert une combinaison efficace de capacités DSP et de ressources de contrôle. Le Ceva-BX, avec son architecture hybride, élimine le recours à des coprocesseurs CPU et DSP distincts. »

Selon Ceva, le Ceva-BX met en œuvre des principes clés que l’on retrouve dans les architectures de microprocesseurs avancées : orthogonalité des registres génériques pour une efficacité maximale de la compilation C, mémoire cache BTB (Branch Target Buffer) innovante pour minimiser l’overhead de branchement, sous-système mémoire entièrement en cache, prise en charge native de tous les types C, etc. Son score de 4,5 CoreMark/MHz reflèterait ainsi les excellentes capacités de contrôle de l’architecture, précise Ceva qui offre aussi la possibilité aux concepteurs de puces-systèmes d’ajouter des jeux d’instructions propriétaires à l’architecture Ceva-BX (via Ceva-Xtend), d’accélérer des algorithmes maison et de tirer parti des mécanismes automatiques de gestion des files d’attente et des mémoires tampon pour y ajouter des coprocesseurs et créer des grappes de cœurs Ceva-BX.

Dans le détail, le Ceva-BX est proposé initialement selon deux configurations, le Ceva-BX1 avec simple MAC 32x32 bits et quadruple MAC 16x16 bits, et le Ceva-BX2 avec quadruple MAC 32x32 bits et octuple MAC 16x16 bits qui sont aussi aptes à exécuter des opérations MAC (multiplieur-accumulateur) 16x8 bits et 8x8 bits. Le second cible les charges de travail intensives comme le contrôle PHY 5G, la formation de faisceaux multiples pour les microphones et les inférences de réseaux de neurones pour la reconnaissance vocale avec des performances qui peuvent atteindre 16 GMAC/s. Le premier peut prendre à son compte les traitements DSP d’entrée et de milieu de gamme comme les modems IoT cellulaires, les piles de protocoles et la fusion de capteurs toujours active avec des performances qui peuvent monter à 8 GMAC/s.

La famille Ceva-BX, qui affiche aussi des modes d’exécution de confiance spécifiques pour la conformité aux standards de sûreté de fonctionnement, est proposée avec une chaîne d’outils de développement complète. On y trouve notamment un compilateur LLVM avancé, un débogueur sous Eclipse, des bibliothèques d’algorithmes DSP et de réseaux de neurones. La prise en charge de frameworks neuronaux tels qu’Android NN API, Arm NN et TensorFlow Lite et de divers systèmes d’exploitation temps réel est assurée, précise encore Ceva. La disponibilité générale des cœurs Ceva-BX est prévue d’ici à la fin du premier trimestre 2019.