[EDITION ABONNES] En un peu plus d’un an et demi, l’architecture de processeurs open source RISC-V est passée du statut de projet académique à celui de technologie embarquée digne de ce nom, avec écosystème et implémentations « réelles » à la clé. Et de grands noms continuent de se rallier à la cause. ...Le taïwanais Andes Technology, l’un des principaux fournisseurs extrême-orientaux de cœurs de processeurs embarqués sous licence (avec une présence dans plus de deux milliards de puces-systèmes à ce jour), a en effet aligné la dernière génération de son architecture AndeStar sur le jeu d’instructions RISC-V. La firme asiatique en profite pour se définir comme le premier fournisseur d’IP de type CPU généraliste à adopter le standard open source, un choix qui lui permet en outre de faire ses premiers pas dans le monde des processeurs 64 bits.

De fait, l’architecture AndeStar V5, la dernière-née en date d’Andes, prend en charge les instructions et données 64 bits ainsi que les instructions RISC-V en tant que sous-ensemble. Une caractéristique qui doit faire entrer la technologie initialement développée à l’université de Californie à Berkeley dans l’arène des puces-systèmes SoC destinées à être produits en gros volume. L’infrastructure AndeStar bénéficie en outre des fonctionnalités évoluées élaborées depuis douze ans par la firme asiatique comme CoDense (pour une densité de code maximale), PowerBrake (pour un contrôle de l’alimentation à forte granularité 100% numérique) ou StackSafe (pour la garantie de l’intégralité de la pile en temps réel), ainsi que d’extensions spécifiques (DSP, sécurité ou custom).

Selon le Taïwanais, la prise en charge du 64 bits vise à satisfaire les exigences des nouvelles générations de puces-systèmes qui doivent adresser des capacités mémoire de plus de 4 Go dans des applications comme le stockage à haute capacité, les réseaux à grande envergure, l’apprentissage profond ou l’intelligence artificielle. Le tout avec une éco-efficacité record.

Ainsi, dans une configuration typique, le premier cœur AndesCore à architecture AndeStar V5 disponible, le cœur 64 bits NX25 en l’occurrence, commercialisé depuis quelques semaines, pourra être cadencé à 1 GHz (dans des conditions de pire cas) en occupant une surface de silicium de 67K portes et en affichant une consommation de seulement 17 µW/MHz une fois gravé en technologie TSMC 28 nm. A noter qu’Andes prévoit avec le N25 une version 32 bits (registres génériques GPR et bus mémoire) du NX25 avec une plate-forme de référence préintégrée pour accélérer le processus de développement de SoC avec, en plus du cœur, un certain nombre de périphériques de base ainsi qu’une matrice AXI/AHB.

Les cœurs RISC-V N25 et NX25 pourront par ailleurs bénéficier du procédé de gravure en silicium sur isolant FD-SOI en 22 nm, tout récemment validé dans le cadre d’un partenariat avec GlobalFoundries, avec des avantages supplémentaires en taille, performances et consommation.

Membre fondateur de la fondation RISC-V, Andes rejoint un certain nombre de fabricants de semi-conducteurs ayant déjà adopté l’architecture open source RISC-V à l’instar des fournisseurs de composants programmables Microsemi et Lattice, de la jeune société SiFive (fondée par les créateurs de l’architecture RISC-V à l’université de Californie à Berkeley) et des spécialistes des cœurs de microcontrôleurs embarqués Codasip et Cortus.