Avec la version 14.0 de son environnement de développement pour FPGA Quartus II, Altera annonce des temps de compilation améliorés en moyenne d’un facteur 2, par rapport aux versions précédentes, voire d’un facteur 3 à 4 ...pour les opérations de recompilaiton après une modification mineure du design. Plus précisément, cette dernière fonctionnalité de recompilation partielle permet d'atteindre des vitesses de traitement trois fois supérieures pour des modifications apportées avant synthèse au niveau HDL, et quatre fois supérieures après synthèse et changements au niveau du bloc d’analyse logique embarqué. Et ce tout en préservant le placement et le routage des portions du design non impactées par les modifications.

On notera dans cette version de Quartus II l’intégration d’un bloc d’IP de gestion de connexions PCI Express de dernière génération, avec le support d’un moteur DMA (Direct Memory Access) capable de supporter des débits jusqu’à 6,7 Gbit/s et le traitement de 400 000 opérations par seconde en entrées/sorties. L’outil Qsys d’intégration de blocs d’IP dans la conception d’une application sur FPGA , partie intégrante de Quartus II, supporte en outre une version étendue d’AXI (Advanced eXtensible Interface), la 3e génération du bus AMBA d’ARM, avec la prise en charge du bus AXI4 et de ses déclinaisons : AXI-Lite (une version “allégée”) et AXI4-Stream (pour les liaisons point-à-point).

Enfin, Quartus II propose de manière native aux développeurs logiciels qui travaillent sur des applications FPGA une nouvelle version du SDK (Software Design Kit) du langage OpenCL adapté à la programmation sur architectures hétérogènes. Avec notamment, un outil de prototypage rapide, c’est-à-dire la possibilité d’implanter en quelques minutes le code logiciel sur une carte d’accélération basée sur le FPGA cible.