Membre fondateur de la Fondation RISC-V, Andes Technology, l’un des principaux fournisseurs asiatiques de cœurs de processeurs 32 bits et 64 bits sous licence (dont des cœurs RISC-V), s’est engagé dans un partenariat stratégique avec la firme française Tiempo Secure ...afin d’amener l’architecture de processeur RISC-V à s’aligner sur les exigences de sécurité CC EAL5+. Des exigences notamment stipulées sur les marchés bancaires et gouvernementaux.
Lors de l’édition 2019 d’Embedded World, Tiempo, fournisseur de circuits ultrasécurisés en technologie asynchrone, avait étendu son offre avec un élément sécurisé (SE) EAL5+ présenté sous forme de bloc d’IP et spécifiquement taillé pour les concepteurs de puces-systèmes. Ce bloc d’IP implante notamment des contremesures et des détecteurs de sécurité de niveau EAL5+ à l’état de l’art aptes à contrer les attaques par intrusion et par canaux auxiliaires.
Selon Andes, l’intégration de cette IP SE au sein d’une puce-système RISC-V permettra de hisser la sécurité de ce SoC jusqu’à un niveau permettant l’obtention de la certification EAL5+ et ce sans compromis au niveau de la consommation électrique. « L’intégration plug and play de notre IP Tesic au sein des cœurs RISC-V d’Andes Technology permettra aux développeurs RISC-V d’implanter aisément des fonctions de sécurité certifiées telles que l’amorçage sécurisé, les mises à jour over-the-air sécurisées de logiciels de bas niveau ou une pile iUICC, ou SIM intégrée, au sein de leurs systèmes », indique Serge Maginot, le CEO de Tiempo Secure.
Une fois l’IP SE du Français embarquée dans le cœur de microcontrôleur RISC-V AndesCore N22 de la société taiwanaise, l’ensemble de la solution sera apte à passer les plus hauts niveaux de certification pour la sécurité (comme CC EAL4+/EAL5+ et Fips 140-2), assure Andes. La solution a aussi vocation à résoudre les problèmes d’intégration de la sécurité au sein de l’écosystème de l’Internet des objets.
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