[EDITION ABONNES] Sous les références LPC5500 et i.MX RT600, NXP a dévoilé en préambule de la manifestation Arm TechCon, qui se tiendra du 16 au 18 octobre prochains, ses deux premiers processeurs bâtis sur le cœur Cortex-M33, l’un des cœurs de microcontrôleur à architecture ARMv8-M disponibles chez Arm. ...Une architecture annoncée fin 2015 qui étend la technologie de sécurité TrustZone, jusqu’alors réservée aux cœurs de microprocesseur Cortex-A, aux microcontrôleurs à cœur Cortex-M. Technologie de sécurité et de partitionnement, TrustZone permet de créer au sein d’un microcontrôleur une zone dite « de confiance » apte à sécuriser données, firmware et périphériques, un besoin exprimé de plus en plus explicitement par les développeurs d’objets et d’équipements connectés.

Dans le détail, le LPC5500 (schéma ci-contre) est un microcontrôleur à cœur Cortex-M33, unique ou double, cadencé à 100 MHz, gravé en technologie 40 nm et conçu pour un large éventail d’applications industrielles et de périphérie de réseau IoT (edge). L’i.MX RT600, quant à lui (schéma ci-dessous), est un processeur « crossover » gravé en technologie FD-SOI 28 nm qui associe cœur Cortex-M33 et cœur de DSP cadencés respectivement à 300 MHz et 600 MHz et qui cible le traitement audio et vidéo hautes performances dans les applications de périphérie de réseau à ultrabasse consommation.

Selon NXP, les prcesseurs LPC5500 et i.MX RT600 se distinguent par leur capacité à associer des sous-systèmes de sécurité renforcée et du logiciel au sein d’un environnement d’exécution sécurisé SEE. Cette approche multicouche, explique la société de semi-conducteurs, vise à protéger les systèmes embarqués avec, en premier lieu, une fonction d’amorçage sécurisé qui utilise des clés uniques générées par un processus PUF (Physically Unclonable Function), reposant sur les variations intrinsèques des cellules mémoire SRam, et qui permet de créer une racine de confiance inaltérable.

Ce processus PUF SRam est aussi mis en œuvre pour générer des clés secrètes pour le chiffrement asymétrique et symétrique des communications. A ce niveau, la sécurité du cryptage PKI ou asymétrique est renforcée avec la prise en charge du standard DICE (Device Identity Composition Engine) du Trusted Computing Group, le procédé PUF assurant la confidentialité de l’UDS (Unique Device Secret) stocké en ROM. A noter que les processeurs nouvellement annoncés par NXP prennent en charge l’accélération des algorithmes cryptographiques asymétriques RSA (avec des longueurs comprises entre 1 024 et 4 096 bits) et ECC, et des algorithmes de hachage et de chiffrement symétriques AES-256 et SHA2-256 avec une bibliothèque optimisée mbedTLS.

Selon NXP, ces caractéristiques, associées à la technologie de sécurité TrustZone du cœur Arm Cortex-M33, assurent la protection physique et la protection de l’environnement d’exécution via une isolation matérielle et un accès réglementé par privilèges aux ressources et aux données.

Pour le processeur i.MX RT600, NXP a par ailleurs mis en œuvre une autre caractéristique particulière du Cortex-M33 qui s’avère être l’interface spécifique pour coprocesseur, permettant d’étendre les capacités de traitement du cœur via des coprocesseurs qui lui sont étroitement couplés, tout en maintenant une totale compatibilité avec l’écosystème et les chaînes d’outils Arm. NXP a utilisé cette caractéristique pour implémenter un coprocesseur capable d’accélérer des fonctions clés de traitement du signal (DSP) et d’apprentissage automatique telles que convolution, opérations matricielles, fonctions de transfert, filtres, etc. Avec à la clé, des performances améliorées jusqu’à dix fois par rapport à une exécution sur le seul Cortex-M33.

Dans le détail, l’i.MX RT600 embarque un Cortex-M33 cadencé jusqu’à 300 MHz et un DSP Tensilica HiFi4 de Cadence cadencé jusqu’à 600 MHz avec une mémoire SRam partagée sur la puce d’une capacité qui peut atteindre 4,5 Mo. Le microcontrôleur LPC5500, de son côté, intègre un convertisseur DC-DC, jusqu’à 640 Ko de flash et 320 Ko de SRam et, selon NXP, affiche une éco-efficacité record de 90 CoreMarks/mA.

Enfin signalons que NXP a signé un accord avec la société Dover Microsystems afin de mettre en œuvre la technologie CoreGuard de Dover dans de futures plates-formes. CoreGuard est un bloc d’IP de protection active qui est capable de bloquer instantanément des instructions qui violent des règles de sécurité préalablement établies, permettant ainsi aux processeurs embarqués de se défendre par eux-mêmes contre des vulnérabilités logicielles et des attaques menées à travers des réseaux de communication.