
Cadence annonce la disponibilité de la première IP de vérification pour le futur PCI Express 5.0 Alors que la publication officielle du PCI Express 5.0 est prévue en 2019, Cadence annonce la disponibilité du premier bloc d’IP de vérification (VIP) du marché destiné à cette nouvelle évolution de la célèbre technologie d’interconnexion. ...Selon la firme américaine, ce bloc de propriété intellectuelle intègre la technologie TripleCheck qui permet de réaliser rapidement et dans son intégralité une vérification fonctionnelle des futures puces-systèmes SoC pour serveurs et périphériques de stockage reposant sur la spécification PCIe 5.0. Les développeurs disposeraient ainsi d’une solution donnant une confiance supplémentaire dans la conformité du fonctionnement de leurs conceptions par rapport aux objectifs initiaux. Le groupement d’intérêt spécifique PCI (PCI-SIG) a révélé en juin 2017 que la prochaine évolution majeure du vénérable bus d’entrées/sorties viserait à porter sa vitesse à 32 gigatransferts par seconde par lien unidirectionnel (contre 16 GT/s pour le PCIe 4.0). Histoire de satisfaire les besoins à venir d’applications à hautes performances comme l’intelligence artificielle, l’apprentissage automatique, les jeux, la vision informatique, le stockage et les équipements réseau. L’annonce de l’organisme de standardisation avait été saluée officiellement par des sociétés comme Amphenol, Cadence, Diodes, Granite River Labs, Mellanox, Mentor, Mobiveil, Nvidia, NXP, One Stop Systems, PLDA, Synopsys et Tektronix. Le bloc de propriété intellectuelle Cadence VIP a pris en charge tous les récents standards PCIe et a été optimisé pour la spécification 5.0, assure Cadence. La technologie TripleCheck fournit un plan de vérification avec des objectifs mesurables associés aux fonctionnalités de la spécification ainsi qu'une suite complète de tests avec des milliers de tests prêts à être exécutés pour vérifier la conformité à la spécification. Par ailleurs, les concepteurs disposent d’un accès à l’application Indago Protocol Debug App qui fournit des interactions propres au protocole entre la conception, le bloc VIP et le banc de test afin de dénicher la source de n’importe quelle erreur de conception.

Cadence annonce la disponibilité de la première IP de vérification pour le futur PCI Express 5.0

Alors que la publication officielle du PCI Express 5.0 est prévue en 2019, Cadence annonce la disponibilité du premier bloc d’IP de vérification (VIP) du marché destiné à cette nouvelle évolution de la célèbre technologie d’interconnexion. ...Selon la firme américaine, ce bloc de propriété intellectuelle intègre la technologie TripleCheck qui permet de réaliser rapidement et dans son intégralité une vérification fonctionnelle des futures puces-systèmes SoC pour serveurs et périphériques de stockage reposant sur la spécification PCIe 5.0. Les développeurs disposeraient ainsi d’une solution donnant une confiance supplémentaire dans la conformité du fonctionnement de leurs conceptions par rapport aux objectifs initiaux.

Le groupement d’intérêt spécifique PCI (PCI-SIG) a révélé en juin 2017 que la prochaine évolution majeure du vénérable bus d’entrées/sorties viserait à porter sa vitesse à 32 gigatransferts par seconde par lien unidirectionnel (contre 16 GT/s pour le PCIe 4.0). Histoire de satisfaire les besoins à venir d’applications à hautes performances comme l’intelligence artificielle, l’apprentissage automatique, les jeux, la vision informatique, le stockage et les équipements réseau. L’annonce de l’organisme de standardisation avait été saluée officiellement par des sociétés comme Amphenol, Cadence, Diodes, Granite River Labs, Mellanox, Mentor, Mobiveil, Nvidia, NXP, One Stop Systems, PLDA, Synopsys et Tektronix.

Le bloc de propriété intellectuelle Cadence VIP a pris en charge tous les récents standards PCIe et a été optimisé pour la spécification 5.0, assure Cadence. La technologie TripleCheck fournit un plan de vérification avec des objectifs mesurables associés aux fonctionnalités de la spécification ainsi qu'une suite complète de tests avec des milliers de tests prêts à être exécutés pour vérifier la conformité à la spécification. Par ailleurs, les concepteurs disposent d’un accès à l’application Indago Protocol Debug App qui fournit des interactions propres au protocole entre la conception, le bloc VIP et le banc de test afin de dénicher la source de n’importe quelle erreur de conception.