
Le premier circuit open source de type SoC basé sur l’architecture RISC-V est signé SiFive Fondée par les créateurs de l’architecture de processeurs open source RISC-V à l’université de Californie à Berkeley (Krste Asanovic, Yunsup Lee et Andrew Waterman), la jeune société SiFive annonce la disponibilité du circuit intégré ...de type SoC FE310 (Freedom Everywhere), présenté comme le premier SoC « commercial » basé sur l’architecture RISC-V. Accessible sous licence open source BSD et sans paiement de redevances à la différence des approches de sociétés comme ARM ou Imagination Technologies (propriétaire de Mips), RISC-V, rappelons-le, définit un jeu d’instructions basé sur les principes des architectures matérielles de processeurs Risc (Reduced Instruction Set Computer). Selon ses promoteurs, ses caractéristiques, doublées de ses capacités d’extension (avec des instructions d’unité de calcul en virgule flottante par exemple), le rendent adapté aussi bien aux serveurs dans le cloud qu’aux terminaux mobiles ou aux systèmes embarqués les plus contraints. (Pour plus de détails, lire notre article Une alternative open source commence à briller au firmament des architectures de processeurs.) Parallèlement au lancement du SoC FE310 que son concepteur considère idéalement calibré pour les applications embarquées, IoT et portées sur soi, SiFive a mis à son catalogue une carte de développement ad hoc bas coût (HiFive1) et a placé le code RTL (Register-Transfer Level) de son circuit dans la communauté open source. Fabriqué selon le procédé de gravure TSMC 180 nm, le SoC FE310 s’architecture autour du cœur Coreplex E31 de SiFive, un cœur 32 bits RV32IMAC cadencé à 320 MHz, auquel sont associés 16 Ko de cache d’instruction de premier niveau, une mémoire de données SRam de 16 Ko, un bloc multiplicateur/diviseur, une mémoire non volatile OTP, un générateur d’horloge flexible et un jeu de périphériques (UART, QSPI, PWM, temporisateurs, etc.). L’annonce de SiFive est à replacer dans un vaste phénomène d’engouement pour l’architecture open source RISC-V qui a vu notamment la création de la Fondation RISC-V, portée par des poids lourds comme Google, Hewlett Packard Enterprise (HPE), IBM, Microsoft, Oracle ou Western Digital, et l’annonce récente de Microsemi, premier spécialiste des FPGA à proposer une IP de cœur de processeur RISC-V et une chaîne d’outils logiciels ad hoc.

Le premier circuit open source de type SoC basé sur l’architecture RISC-V est signé SiFive

Fondée par les créateurs de l’architecture de processeurs open source RISC-V à l’université de Californie à Berkeley (Krste Asanovic, Yunsup Lee et Andrew Waterman), la jeune société SiFive annonce la disponibilité du circuit intégré ...de type SoC FE310 (Freedom Everywhere), présenté comme le premier SoC « commercial » basé sur l’architecture RISC-V.

Accessible sous licence open source BSD et sans paiement de redevances à la différence des approches de sociétés comme ARM ou Imagination Technologies (propriétaire de Mips), RISC-V, rappelons-le, définit un jeu d’instructions basé sur les principes des architectures matérielles de processeurs Risc (Reduced Instruction Set Computer). Selon ses promoteurs, ses caractéristiques, doublées de ses capacités d’extension (avec des instructions d’unité de calcul en virgule flottante par exemple), le rendent adapté aussi bien aux serveurs dans le cloud qu’aux terminaux mobiles ou aux systèmes embarqués les plus contraints. (Pour plus de détails, lire notre article Une alternative open source commence à briller au firmament des architectures de processeurs.)

Parallèlement au lancement du SoC FE310 que son concepteur considère idéalement calibré pour les applications embarquées, IoT et portées sur soi, SiFive a mis à son catalogue une carte de développement ad hoc bas coût (HiFive1) et a placé le code RTL (Register-Transfer Level) de son circuit dans la communauté open source.

Fabriqué selon le procédé de gravure TSMC 180 nm, le SoC FE310 s’architecture autour du cœur Coreplex E31 de SiFive, un cœur 32 bits RV32IMAC cadencé à 320 MHz, auquel sont associés 16 Ko de cache d’instruction de premier niveau, une mémoire de données SRam de 16 Ko, un bloc multiplicateur/diviseur, une mémoire non volatile OTP, un générateur d’horloge flexible et un jeu de périphériques (UART, QSPI, PWM, temporisateurs, etc.).

L’annonce de SiFive est à replacer dans un vaste phénomène d’engouement pour l’architecture open source RISC-V qui a vu notamment la création de la Fondation RISC-V, portée par des poids lourds comme Google, Hewlett Packard Enterprise (HPE), IBM, Microsoft, Oracle ou Western Digital, et l’annonce récente de Microsemi, premier spécialiste des FPGA à proposer une IP de cœur de processeur RISC-V et une chaîne d’outils logiciels ad hoc.