
Lattice lance une famille de FPGA armés pour la cybersécurité post quantique Une cryptographie post-quantique conforme à la norme CNSA 2.0 (Commercial National Security Algorithm Suite 2.0), une crypto-agilité et une racine de confiance matérielle pour les infrastructures de nouvelle génération, tels sont les ponts saillants mis en avant par le fournisseur de circuits programmables Lattice Semicoinductor avec sa famille de circuits MachXO5-NX. Il s’agit, selon la société, des premiers FPGA à contrôle sécurisé du marché prenant en charge la cryptographie post-quantique (PQC, Post Quantic Cryptography) entièrement conforme à la norme CNSA 2.0 mise en avant par l’organisme américain NSA (National Security Agency). Une norme qui s’appuie sur les recommandations du NIST (National Institute of Standards and Technology) en termes d'algorithmes de chiffrage publiés en 2024 (voir notre article). « Les avancées actuelles rapides de l'informatique quantique rendent l'adoption d'une sécurité résistante aux attaques quantiques urgente dans de très nombreux secteurs d’activité, explique Esam Elashmawi, directeur de la stratégie et du marketing chez Lattice Semiconductor. Avec les circuits MachXO5-NX TDQ, nous estimons être la première société à commercialiser une famille de FPGA à contrôle sécurisé qui non seulement répond aux exigences de sécurité actuelles, mais offre également une crypto-agilité et une racine de confiance matérielle pour pérenniser l'infrastructure des utilisateurs face aux menaces en constante évolution. » Construits sur la plateforme Nexus de Lattice, les FPGA MachXO5-NX TDQ Intègrent donc une suite complète d’algorithmes approuvés par la CNSA 2.0 et le NIST - LMS, XMSS, ML-DSA, ML-KEM, AES256-GCM, SHA2, SHA3, SHAKE - afin de procurer une protection robuste contre les menaces quantiques. Sur ces FPGA, les flux binaires authentifiés et/ou chiffrés garantissent l'intégrité des données et la protection contre les accès non autorisés grâce notamment aux algorithmes ML-DSA, LMS, XMSS et AES256. En outre, la fonction de cryptage agile originale de Lattice (en instance de brevet) est intégrés au sein de ces circuits MachXO5, avec une mise à jour des algorithmes sur le terrain et une protection anti-retour de version pour une conformité continue avec les normes en constante évolution. Au-delà, une gestion sécurisée des clés du flux binaire avec des clés racines révocables et une hiérarchie sophistiquée pour les clés PQC et classiques et la présence d'algorithmes cryptographiques symétriques et asymétriques classiques avancés - AES-CBC/GCM 256 bits, ECDSA-384/521, SHA-384/512, RSA 3072/4096 bits - complète les principales caractéristiques de la plate-forme pour la protection du flux binaire et des données utilisateur. Lattice indique en sus que ces FPFA sont compatible avec le moteur de composition d'identifiants de périphériques (DICE, Device Identifier Composition Engine) de la société, le protocole de sécurité et le modèle de données (SPDM, Security Protocol and Data Model) et la technologie SupplyGuard, elle aussi développée par Lattice, l'ensemble assurant l'attestation et la gestion sécurisée du cycle de vie et de la chaîne d'approvisionnement pour une sécurité de bout en bout. Enfin, une racine de confiance matérielle (RoT) prcure une fonction de démarrage fiable avec mémoire flash intégrée et un secret de périphérique unique garantissant une identité distincte pour chaque circuit. Cette racine de confiance procure en outre une résilience aux attaques par canal auxiliaire et supporte un programme de validation des algorithmes cryptographiques (CAVP, Cryptographic Algorithm Validation Program) du NIST. Côté mémoire, le MAchoOS5 intègre une mémoire de configuration non volatile et une mémoire flash utilisateur intégrées avec un partitionnement flexible et un verrouillage sécurisé. Parallèlement, un contrôle complet du verrouillage de l'interface de programmation (SPI, JTAG), apporte encore un niveau de protection supplémentaire. Ces nouveaux FPGA MachXO5-NX TD et MachXO5-NX TD, dotés de 14 à 96 000 cellules logiques, de 16 à 156 multiplicateurs et de 20 à 208 blocs mémoires de 18 Kbit, selon les modèles, sont d’ores est déjà disponibles, et sont compatibles avec le logiciel de conception Radiant de Lattice.

Lattice lance une famille de FPGA armés pour la cybersécurité post quantique

Une cryptographie post-quantique conforme à la norme CNSA 2.0 (Commercial National Security Algorithm Suite 2.0), une crypto-agilité et une racine de confiance matérielle pour les infrastructures de nouvelle génération, tels sont les ponts saillants mis en avant par le fournisseur de circuits programmables Lattice Semicoinductor avec sa famille de circuits MachXO5-NX.

Il s’agit, selon la société, des premiers FPGA à contrôle sécurisé du marché prenant en charge la cryptographie post-quantique (PQC, Post Quantic Cryptography) entièrement conforme à la norme CNSA 2.0 mise en avant par l’organisme américain NSA (National Security Agency). Une norme qui s’appuie sur les recommandations du NIST (National Institute of Standards and Technology) en termes d'algorithmes de chiffrage publiés en 2024 (voir notre article).

« Les avancées actuelles rapides de l'informatique quantique rendent l'adoption d'une sécurité résistante aux attaques quantiques urgente dans de très nombreux secteurs d’activité, explique Esam Elashmawi, directeur de la stratégie et du marketing chez Lattice Semiconductor. Avec les circuits MachXO5-NX TDQ, nous estimons être la première société à commercialiser une famille de FPGA à contrôle sécurisé qui non seulement répond aux exigences de sécurité actuelles, mais offre également une crypto-agilité et une racine de confiance matérielle pour pérenniser l'infrastructure des utilisateurs face aux menaces en constante évolution. »

Construits sur la plateforme Nexus de Lattice, les FPGA MachXO5-NX TDQ Intègrent donc une suite complète d’algorithmes approuvés par la CNSA 2.0 et le NIST - LMS, XMSS, ML-DSA, ML-KEM, AES256-GCM, SHA2, SHA3, SHAKE - afin de procurer une protection robuste contre les menaces quantiques.

Sur ces FPGA, les flux binaires authentifiés et/ou chiffrés garantissent l'intégrité des données et la protection contre les accès non autorisés grâce notamment aux algorithmes ML-DSA, LMS, XMSS et AES256.

En outre, la fonction de cryptage agile originale de Lattice (en instance de brevet) est intégrés au sein de ces circuits MachXO5, avec une mise à jour des algorithmes sur le terrain et une protection anti-retour de version pour une conformité continue avec les normes en constante évolution.

Au-delà, une gestion sécurisée des clés du flux binaire avec des clés racines révocables et une hiérarchie sophistiquée pour les clés PQC et classiques et la présence d'algorithmes cryptographiques symétriques et asymétriques classiques avancés - AES-CBC/GCM 256 bits, ECDSA-384/521, SHA-384/512, RSA 3072/4096 bits - complète les principales caractéristiques de la plate-forme pour la protection du flux binaire et des données utilisateur.

Lattice indique en sus que ces FPFA sont compatible avec le moteur de composition d'identifiants de périphériques (DICE, Device Identifier Composition Engine) de la société, le protocole de sécurité et le modèle de données (SPDM, Security Protocol and Data Model) et la technologie SupplyGuard, elle aussi développée par Lattice, l'ensemble assurant l'attestation et la gestion sécurisée du cycle de vie et de la chaîne d'approvisionnement pour une sécurité de bout en bout.

Enfin, une racine de confiance matérielle (RoT) prcure une fonction de démarrage fiable avec mémoire flash intégrée et un secret de périphérique unique garantissant une identité distincte pour chaque circuit. Cette racine de confiance procure en outre une résilience aux attaques par canal auxiliaire et supporte un programme de validation des algorithmes cryptographiques (CAVP, Cryptographic Algorithm Validation Program) du NIST.

Côté mémoire, le MAchoOS5 intègre une mémoire de configuration non volatile et une mémoire flash utilisateur intégrées avec un partitionnement flexible et un verrouillage sécurisé.

Parallèlement, un contrôle complet du verrouillage de l'interface de programmation (SPI, JTAG), apporte encore un niveau de protection supplémentaire.

Ces nouveaux FPGA MachXO5-NX TD et MachXO5-NX TD, dotés de 14 à 96 000 cellules logiques, de 16 à 156 multiplicateurs et de 20 à 208 blocs mémoires de 18 Kbit, selon les modèles, sont d’ores est déjà disponibles, et sont compatibles avec le logiciel de conception Radiant de Lattice.