C’est finalement le 12 novembre 2024 que l’alliance Cheri (Capability Hardware Enhanced RISC Instruction) a vu officiellement le jour. Cet organisme communautaire, dont les prémices avait été dévoilées il y a quelques mois, s’est donné pour objectif de promouvoir et de diffuser à l’échelle de toute l’industrie la technologie du même nom. Cheri est un mécanisme de sécurité avancé développé par l’université de Cambridge et par l'institut de recherche SRI International depuis 2010, destiné à protéger les processeurs contre les attaques les plus courantes.

L’alliance Cheri compte déjà plus d’une vingtaine de membres dont le moindre n’est pas Google. Chevin Technology (Royaume-Uni), Critical Technologies (États-Unis), le Defence Science and Technology Laboratory (DSTL, Royaume-Uni), Light Momentum Technology (Taïwan), le National Cyber Security Centre (NCSC, Royaume-Uni), Parvat Infotech (Inde), SRI International (États-Unis), TechWorks (Royaume-Uni), Trusted Computer Center of Excellence (États-Unis), l’université de Birmingham, l'université de Glasgow (Royaume-Uni) – et donc Google – ont donc rejoint en tant que membres fondateurs Capabilities Limited, Codasip, CyNam, la FreeBSD Foundation, lowRISC, OpenHW Group, SCI Semiconductor, l'université de Swansea et l'université de Cambridge, déjà à bord de l’alliance Cheri depuis sa mise sur pied en juin 2024.

Les membres fondateurs de l’organisme rappellent que la menace de cyberattaques augmente de jour en jour et qu’environ 70% des vulnérabilités des systèmes d'exploitation et des navigateurs documentées dans le programme Common Vulnerabilities and Exposures (CVE) au cours des deux dernières décennies sont attribuées à des erreurs mémoire logicielles. La sécurisation mémoire et la compartimentation logicielle doivent donc être une préoccupation majeure pour tous les concepteurs de processeurs et de puces-systèmes SoC, les fabricants d'appareils et les utilisateurs finaux.

« L'élargissement de notre base d’adhérents est une reconnaissance croissante du potentiel transformateur de la technologie Cheri, indique Robert N. M. Watson, professeur à l'université de Cambridge, directeur de la Cheri Alliance et directeur de Capabilities Limited. Nous sommes désormais bien placés pour faire avancer notre mission qui est de fournir des solutions de sécurité matérielles échelonnables qui traitent des vulnérabilités critiques. »

Selon l’université de Cambridge, la technologie Cheri étend les jeux d'instructions ISA conventionnels avec de nouvelles fonctionnalités architecturales pour permettre une protection à granularité fine de la mémoire et un compartimentage logiciel à grande échelonnabilité. Les fonctionnalités de protection mémoire de Cheri permettraient notamment d'adapter des langages de programmation historiquement dangereux pour la mémoire, tels que C et C++, afin de fournir une protection solide et efficace contre de nombreuses vulnérabilités actuellement largement exploitées.

A noter que la technologie Cheri a déjà été mise en œuvre par plusieurs fabricants de processeurs ou de cœurs de processeur RISC-V à l’instar des sociétés Codasip (voir notre article) et SCI Semiconductor (voir notre article).

Vous pouvez aussi suivre nos actualités sur la vitrine LinkedIN de L'Embarqué consacrée à la sécurité dans les systèmes embarqués : Embedded-SEC