
Synopsys se positionne déjà sur le marché des IP pour le futur bus PCI Express 7.0 Synopsys affirme être la première société à proposer un ensemble complet de blocs d’IP pour la technologie PCI Express 7.0 dont le contrôleur, un module de sécurité IDE (Integrity and Data Encryption), la couche physique (PHY) et l’IP de vérification. Une offre qui ouvre la voie au développement de puces-systèmes (SoC) compatibles avec ce standard dont la publication officielle est attendue en 2025 (lire notre article). La spécification PCIe 7.0 doit porter la vitesse brute du vénérable bus d’entrées/sorties à 128 gigatransferts par seconde (GT/s) par lien unidirectionnel, soit un débit bidirectionnel de 512 Go/s dans une configuration à 16 liens (x16). Une valeur deux fois supérieure à celle stipulée par le standard PCIe 6.0, publié officiellement début 2022. L’ensemble de blocs d’IP PCIe 7.0 de Synopsys vise à répondre aux besoins exigeants en matière de bande passante et de latence liées au transfert de quantités massives de données pour les charges de travail IA très gourmandes en calcul, tout en restant largement interopérable avec l'écosystème. Selon la société américaine, ces besoins résultent des énormes capacités de traitement imposées par l’usage de grands modèles de langage (LLM), avec des milliards de paramètres qui doivent être traités dans les centres de données aussi rapidement que possible et avec une fiabilité très élevée. Synopsys doit présenter pour la première fois son offre PCIe 7.0 au public à l’occasion de la conférence PCI-SIG DevCon qui se tient à Santa Clara (Californie) les 12 et 13 juin 2024. Des démonstrations avec des partenaires de l’écosystème PCIe 7.0 comme Keysight Technologies, Samtec et Teledyne LeCroy sont prévues. Au global, la solution IP PCIe 7.0 de Synopsys est censée réduire le risque d'intégration pour les puces réseau IA et HPC (High Performance Computing). A ce titre, elle pourrait améliorer l'efficacité énergétique des interconnexions jusqu'à 50% et doubler la bande passante d'interconnexion pour la même surface silicium par rapport aux générations PCIe précédentes. A noter que l’IP PHY PCIe 7.0 de Synopsys est censée offrir une excellente intégrité du signal avec des vitesses allant jusqu'à 128 GT/s par voie et peut aussi s'intégrer sans couture aux solutions IP de contrôleur CXL de Synopsys. L'IP de sécurité IDE pour PCIe 7.0 offre, quant à elle, confidentialité, intégrité et protection de rejeu contre les attaques au niveau matériel.

Synopsys se positionne déjà sur le marché des IP pour le futur bus PCI Express 7.0

Synopsys affirme être la première société à proposer un ensemble complet de blocs d’IP pour la technologie PCI Express 7.0 dont le contrôleur, un module de sécurité IDE (Integrity and Data Encryption), la couche physique (PHY) et l’IP de vérification. Une offre qui ouvre la voie au développement de puces-systèmes (SoC) compatibles avec ce standard dont la publication officielle est attendue en 2025 (lire notre article).

La spécification PCIe 7.0 doit porter la vitesse brute du vénérable bus d’entrées/sorties à 128 gigatransferts par seconde (GT/s) par lien unidirectionnel, soit un débit bidirectionnel de 512 Go/s dans une configuration à 16 liens (x16). Une valeur deux fois supérieure à celle stipulée par le standard PCIe 6.0, publié officiellement début 2022.

L’ensemble de blocs d’IP PCIe 7.0 de Synopsys vise à répondre aux besoins exigeants en matière de bande passante et de latence liées au transfert de quantités massives de données pour les charges de travail IA très gourmandes en calcul, tout en restant largement interopérable avec l'écosystème. Selon la société américaine, ces besoins résultent des énormes capacités de traitement imposées par l’usage de grands modèles de langage (LLM), avec des milliards de paramètres qui doivent être traités dans les centres de données aussi rapidement que possible et avec une fiabilité très élevée.

Synopsys doit présenter pour la première fois son offre PCIe 7.0 au public à l’occasion de la conférence PCI-SIG DevCon qui se tient à Santa Clara (Californie) les 12 et 13 juin 2024. Des démonstrations avec des partenaires de l’écosystème PCIe 7.0 comme Keysight Technologies, Samtec et Teledyne LeCroy sont prévues.

Au global, la solution IP PCIe 7.0 de Synopsys est censée réduire le risque d'intégration pour les puces réseau IA et HPC (High Performance Computing). A ce titre, elle pourrait améliorer l'efficacité énergétique des interconnexions jusqu'à 50% et doubler la bande passante d'interconnexion pour la même surface silicium par rapport aux générations PCIe précédentes.

A noter que l’IP PHY PCIe 7.0 de Synopsys est censée offrir une excellente intégrité du signal avec des vitesses allant jusqu'à 128 GT/s par voie et peut aussi s'intégrer sans couture aux solutions IP de contrôleur CXL de Synopsys. L'IP de sécurité IDE pour PCIe 7.0 offre, quant à elle, confidentialité, intégrité et protection de rejeu contre les attaques au niveau matériel.