
Agile Analog dévoile le premier sous-système complet de blocs d’IP analogiques pour les puces à architecture RISC-V A l’occasion du RISC-V Summit Europe qui se tient à Barcelone du 5 au 9 juin 2023, le fournisseur britannique de blocs d’IP analogiques configurables Agile Analog dévoile des sous-systèmes d’IP analogiques complets pour applications RISC-V, une première selon la société. Le premier de ces sous-systèmes inclut tous les blocs d’IP analogiques requis pour un objet connecté typique alimenté sur batterie, dont une unité de gestion de l'alimentation (PMU), une unité de gestion des modes sommeil (SMU) et des convertisseurs de données. Selon Agile Analog, cet ensemble, présenté comme personnalisable, indépendant des procédés de gravure et des fonderies, et glissé dans une enveloppe numérique, va contribuer à résoudre bon nombre des problèmes rencontrés par les concepteurs de puces-systèmes (SoC) car il s'associe à un cœur RISC-V pour former une solution complète. S’il en croit la société britannique, les IP analogiques ont longtemps constitué un goulot d'étranglement majeur, avec des options limitées, et les concepteurs de puces s’arrachaient les cheveux pour intégrer plusieurs blocs d’IP analogiques, souvent issus de fournisseurs différents. Dans ce cadre, la conception et la vérification des éléments à signaux mixtes insérés entre les domaines analogique et numérique s’avèrent des tâches particulièrement ardues, d’autant qu’elles nécessitent des connaissances et des outils spécialisés. Avec l’approche d'Agile Analog et son nouveau concept d’enveloppe numérique, ces défis d'intégration et de vérification pourraient être relevés et aisément résolus… Constitué des éléments agilePMU (Power Management System), agileSMU (Sleep Managment Unit) et agileSensorIF (une macro basse consommation fournissant la circuiterie analogique requise pour l’interfaçage avec des capteurs externes), le sous-système de blocs d’IP d’Agile Analog a été vérifié dans les environnements analogiques et numériques. Il se connecte directement au bus périphérique du microcontrôleur et est fourni avec un modèle SystemVerilog pour une intégration simplifiée dans l'environnement de vérification numérique existant d'un SoC. « L’architecture RISC-V est déjà présente dans plus de 10 milliards de cœurs dans le monde, et l'écosystème RISC-V est en plein essor, indique Calista Redmond, la présidente de l’organisme RISC-V International. Il est donc important qu'il existe des solutions innovantes comme celle d’Agile Analog pour aider les concepteurs de puces de notre communauté à accélérer la disponibilité de nouvelles applications IoT bâties sur des processeurs RISC-V. » Vous pouvez aussi suivre nos actualités sur la vitrine LinkedIN de L'Embarqué consacrée à l’architecture de processeur RISC-V : Embedded-RISCV

Agile Analog dévoile le premier sous-système complet de blocs d’IP analogiques pour les puces à architecture RISC-V

A l’occasion du RISC-V Summit Europe qui se tient à Barcelone du 5 au 9 juin 2023, le fournisseur britannique de blocs d’IP analogiques configurables Agile Analog dévoile des sous-systèmes d’IP analogiques complets pour applications RISC-V, une première selon la société. Le premier de ces sous-systèmes inclut tous les blocs d’IP analogiques requis pour un objet connecté typique alimenté sur batterie, dont une unité de gestion de l'alimentation (PMU), une unité de gestion des modes sommeil (SMU) et des convertisseurs de données.

Selon Agile Analog, cet ensemble, présenté comme personnalisable, indépendant des procédés de gravure et des fonderies, et glissé dans une enveloppe numérique, va contribuer à résoudre bon nombre des problèmes rencontrés par les concepteurs de puces-systèmes (SoC) car il s'associe à un cœur RISC-V pour former une solution complète.

S’il en croit la société britannique, les IP analogiques ont longtemps constitué un goulot d'étranglement majeur, avec des options limitées, et les concepteurs de puces s’arrachaient les cheveux pour intégrer plusieurs blocs d’IP analogiques, souvent issus de fournisseurs différents. Dans ce cadre, la conception et la vérification des éléments à signaux mixtes insérés entre les domaines analogique et numérique s’avèrent des tâches particulièrement ardues, d’autant qu’elles nécessitent des connaissances et des outils spécialisés.

Avec l’approche d'Agile Analog et son nouveau concept d’enveloppe numérique, ces défis d'intégration et de vérification pourraient être relevés et aisément résolus…

Constitué des éléments agilePMU (Power Management System), agileSMU (Sleep Managment Unit) et agileSensorIF (une macro basse consommation fournissant la circuiterie analogique requise pour l’interfaçage avec des capteurs externes), le sous-système de blocs d’IP d’Agile Analog a été vérifié dans les environnements analogiques et numériques. Il se connecte directement au bus périphérique du microcontrôleur et est fourni avec un modèle SystemVerilog pour une intégration simplifiée dans l'environnement de vérification numérique existant d'un SoC.

« L’architecture RISC-V est déjà présente dans plus de 10 milliards de cœurs dans le monde, et l'écosystème RISC-V est en plein essor, indique Calista Redmond, la présidente de l’organisme RISC-V International. Il est donc important qu'il existe des solutions innovantes comme celle d’Agile Analog pour aider les concepteurs de puces de notre communauté à accélérer la disponibilité de nouvelles applications IoT bâties sur des processeurs RISC-V. »

Vous pouvez aussi suivre nos actualités sur la vitrine LinkedIN de L'Embarqué consacrée à l’architecture de processeur RISC-V : Embedded-RISCV