
PLDA prépare l’avenir en dévoilant des blocs d’IP compatibles avec le futur standard PCI Express 6.0 Tout comme Synopsys, le fournisseur de blocs d’IP pour interconnexions à haut débit PLDA se met à l’heure du futur standard PCI Express 6.0 dont la publication officielle est attendue d’ici à la fin de l’année. La société française annonce la disponibilité générale de son bloc contrôleur XpressRICH for PCIe 6.0 ...pour le quatrième trimestre 2021. Le PCI Express 6.0 va porter la vitesse du vénérable bus d’entrées/sorties à 64 gigatransferts par seconde par lien unidirectionnel (contre 32 GT/s pour le PCIe 5.0) tout en maintenant des caractéristiques de basse consommation et la rétrocompatibilité avec les générations précédentes. Ce qui devrait permettre de transférer un débit maximal de 256 Go/s dans une configuration à 16 liens (x16). Le standard PCIe 6.0 est considéré comme essentiel aux concepteurs de puces-systèmes SoC et aux architectes système qui développent les circuits intégrés de nouvelle génération aptes à transférer des flux massifs de données au sein d’équipements divers et variés dans des domaines comme le calcul à hautes performances (HPC), l’intelligence artificielle et l’apprentissage machine, le stockage, les réseaux d’entreprise et l’automobile. Afin de doubler la bande passante par rapport à la version PCIe 5.0, la technologie PCIe 6.0 utilise la modulation PAM-4 (Pulse Amplitude Modulation – 4 Levels) qui permet de traiter 2 bits par cycle au lieu d’un seul pour la modulation NRZ. Pour compenser le taux d’erreur binaire BER plus élevé qui en résulte, l’architecture XpressRICH for PCIe 6.0 met en œuvre un codage FEC (Forward Error Correction) associé à un contrôle de redondance cyclique CRC. L’architecture de PLDA prend également en charge le mode de consommation L0p (Low power State) qui permet d’étager la consommation d’énergie en fonction de la bande passante utilisée sans interruption du trafic. En outre, PLDA met en œuvre un certain nombre de fonctionnalités qui peuvent être paramétrées pour permettre aux utilisateurs de configurer l’IP XpressRICH : choix du nombre de liens PCIe (x1, x2, x4, x8, x16), choix du mode de fonctionnement (endpoint, root port, dual mode, switch mode), prise en charge de l’architecture SerDes, de la spécification SR-IOV, de la rétrocompatibilité, du chiffrement et de l’authentification AES-GCM, etc. On se souviendra que PLDA s’est récemment rapproché du canadien Alphawave pour disposer de l’ensemble des briques PCIe 6.0 (voir notre article ici).

PLDA prépare l’avenir en dévoilant des blocs d’IP compatibles avec le futur standard PCI Express 6.0

Tout comme Synopsys, le fournisseur de blocs d’IP pour interconnexions à haut débit PLDA se met à l’heure du futur standard PCI Express 6.0 dont la publication officielle est attendue d’ici à la fin de l’année. La société française annonce la disponibilité générale de son bloc contrôleur XpressRICH for PCIe 6.0 ...pour le quatrième trimestre 2021.

Le PCI Express 6.0 va porter la vitesse du vénérable bus d’entrées/sorties à 64 gigatransferts par seconde par lien unidirectionnel (contre 32 GT/s pour le PCIe 5.0) tout en maintenant des caractéristiques de basse consommation et la rétrocompatibilité avec les générations précédentes. Ce qui devrait permettre de transférer un débit maximal de 256 Go/s dans une configuration à 16 liens (x16).

Le standard PCIe 6.0 est considéré comme essentiel aux concepteurs de puces-systèmes SoC et aux architectes système qui développent les circuits intégrés de nouvelle génération aptes à transférer des flux massifs de données au sein d’équipements divers et variés dans des domaines comme le calcul à hautes performances (HPC), l’intelligence artificielle et l’apprentissage machine, le stockage, les réseaux d’entreprise et l’automobile.

Afin de doubler la bande passante par rapport à la version PCIe 5.0, la technologie PCIe 6.0 utilise la modulation PAM-4 (Pulse Amplitude Modulation – 4 Levels) qui permet de traiter 2 bits par cycle au lieu d’un seul pour la modulation NRZ. Pour compenser le taux d’erreur binaire BER plus élevé qui en résulte, l’architecture XpressRICH for PCIe 6.0 met en œuvre un codage FEC (Forward Error Correction) associé à un contrôle de redondance cyclique CRC.

L’architecture de PLDA prend également en charge le mode de consommation L0p (Low power State) qui permet d’étager la consommation d’énergie en fonction de la bande passante utilisée sans interruption du trafic. En outre, PLDA met en œuvre un certain nombre de fonctionnalités qui peuvent être paramétrées pour permettre aux utilisateurs de configurer l’IP XpressRICH : choix du nombre de liens PCIe (x1, x2, x4, x8, x16), choix du mode de fonctionnement (endpoint, root port, dual mode, switch mode), prise en charge de l’architecture SerDes, de la spécification SR-IOV, de la rétrocompatibilité, du chiffrement et de l’authentification AES-GCM, etc.

On se souviendra que PLDA s’est récemment rapproché du canadien Alphawave pour disposer de l’ensemble des briques PCIe 6.0 (voir notre article ici).