Le britannique Imperas Software, spécialiste des plates-formes virtuelles et de la simulation logicielle hautes performances pour architectures de processeur, met gratuitement à disposition des développeurs un simulateur de jeu d’instructions (ISS) qui s’appuie sur ses propres modèles de référence des cœurs RISC-V de l’OpenHW Group. ...Cet organisme, on s’en souviendra, s’est donné pour objectif d’accélérer l’adoption de processeurs RISC-V via une plate-forme collaborative et la mise sur le marché de cœurs de processeur open source et d’IP, d’outils (plans de vérification, compilateurs, IDE…) et de logiciels associés. 

Le simulateur riscvOVPsimCOREV d’Imperas peut être configuré pour l’ensemble des cœurs CORE-V de l’OpenHW Group, à savoir le CV32E40P figé au niveau RTL (anciennement Pulp RI5CY), les cœurs CV32E40S et CV32E40X en cours de développement, ainsi que le prochain cœur de processeur d'application 32/64 bits CVA6 (officiellement connu sous le nom Pulp Ariane).

La disponibilité d’un simulateur ISS n’est pas quelque chose d’anodin. C’est en effet une brique de départ essentielle pour les tâches de mise au point d’outils et de développement d'algorithmes et d'applications, un simulateur ISS étant une représentation logicielle d'un processeur qui peut être utilisée pour tester et développer un logiciel sur un PC hôte standard. Avec, à la clé, une facilité d’utilisation pour déboguer, contrôler et visualiser le code exécuté en simulation, par rapport à une plate-forme de développement matérielle traditionnelle.

Dans le cas de nouveaux cœurs de processeur, le simulateur de jeu d’instructions est aussi un outil essentiel pour soutenir le développement de logiciels avant que les premières implémentations sur silicium soient disponibles. « Une IP de haute qualité est un livrable important, mais le code RTL d’un processeur ne suffit pas aux développeurs qui souhaitent s’appuyer sur des implémentations de haute qualité, précise Arjan Bink de la société Silicon Labs et président du groupe de travail OpenHW Cores. Tous les logiciels embarqués sont étroitement liés au cœur sur lequel ils seront exécutés et un modèle de référence ISS précis est essentiel pour tous les développeurs matériels et logiciels. A ce titre, le simulateur riscvOVPsimCOREV est la pierre d’angle de l’écosystème gravitant autour des cœurs OpenHW CORE-V. »

Dans la pratique, riscvOVPsimCOREV est à la fois un modèle de référence et un simulateur de jeu d’instructions RISC-V gratuit incluant une licence freeware propriétaire d'Imperas pour un usage commercial ou académique. Le paquetage comprend également un modèle open source complet sous licence Apache 2.0, d’ores et déjà disponible en téléchargement sur GitHub. Pour faciliter l'intégration du simulateur au sein d’environnements de développement intégrés (IDE) ou d'autres méthodologies de conception logicielle telles que les plates-formes CI/CD, riscvOVPsimCOREV dispose en outre d’options de configuration et d'interface telles qu’un port et une trace de débogage.

« En raison du succès de la phase de vérification du cœur CORE-V CV32E40P, le simulateur riscvOVPsimCOREV d’Imperas a été sélectionné comme modèle de référence pour les cœurs d'application CVA6, ajoute Jérôme Quévremont de Thales Research & Technology et vice-président du groupe de travail OpenHW Cores. La stratégie d’Imperas en faveur d'un mode de licence gratuit pour la prise en charge des cœurs CORE-V est un grand pas vers l'adoption des processeurs CORE-V de qualité industrielle par une communauté plus large. »

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