
2020 verra un SoC d’évaluation multicœur hétérogène RISC-V inspiré par la plate-forme i.MX de NXP A l’occasion du RISC-V Summit, événement qui se tient du 10 au 12 décembre 2019 à San Jose (Californie), l’organisme OpenHW dévoile le projet CORE-V Chassis dont l’objectif est de proposer au cours du second semestre 2020 le tape-out d’une puce-système d’évaluation RISC-V multicœur hétérogène apte à exécuter le système d’exploitation Linux. ...Pour rappel, l’OpenHW Group, qui se veut un organisme à but non lucratif, s’est donné pour objectif d’accélérer l’adoption de processeurs open source via une plate-forme collaborative et la mise sur le marché de blocs d’IP open source pour cœurs de processeur (lire notre article ici). La puce d'évaluation CORE-V Chassis sera architecturée autour d’un cœur 64 bits CV64A s’exécutant aux côtés d’un cœur de coprocesseur 32 bits CV32E. Selon l’organisme OpenHW, elle s’inspirera de la plate-forme à double cœur Arm hétérogène i.MX de NXP et embarquera aussi des unités de traitement graphique (GPU) 2D et 3D, des interfaces d’entrées/sorties pour caméras et afficheurs Mipi CSI et DSI, des blocs de sécurité matériels, la connectivité PCIe, un contrôleur MAC Gigabit Ethernet, des interfaces USB 2.0, des interfaces mémoire (LP)DDR4 et plusieurs interfaces SDIO, ainsi qu'un large éventail de blocs périphériques additionnels. Dans le détail, le cœur 64 bits CV64A s’appuiera sur le cœur d’IP RISC-V RV64GC, initialement développé dans le cadre de la plate-forme Pulp de l'Ecole polytechnique fédérale de Zurich (ETH Zurich). Optimisé pour répondre aux besoins de performances, le cœur CV64A pourra être cadencé jusqu’à 1,5 GHz. Le cœur de coprocesseur CV32E, quant à lui, sera dérivé du cœur d’IP RISC-V RV32IMFCXpulp, également issu de l'ETH Zurich. « NXP sera un contributeur clé du projet CORE-V Chassis, déclare Rob Oshana, président du conseil d'administration du groupe OpenHW et vice-président en charge de l'ingénierie logicielle chez NXP. Nous percevons ce projet comme une évolution naturelle vers la production à haut volume des cœurs RISC-V open source de l’OpenHW Group. » « En élaborant le tape-out fonctionnel d'un SoC d'évaluation au cours du second semestre 2020, nous démontrerons que la philosophie associée à l’open hardware est aussi capable et fiable que n'importe laquelle des alternatives propriétaires actuelles », assure de son côté Rick O’Connor, le CEO et président de l’organisme OpenHW. Le résultat du projet CORE-V Chassis, qui est soutenu par les membres de l’organisme (dont Alibaba, GreenWaves, Huawei, Imperas, NXP, OneSpin, Silicon Labs, Thales, UltraSoC et VeriSilicon) et qui est ouvert à la participation d’autres sociétés, est destiné à constituer la fondation de futurs SoC d'évaluation multicœurs. Vous pouvez aussi suivre nos actualités sur la vitrine LinkedIN de L'Embarqué consacrée à l’architecture de processeur RISC-V : Embedded-RISCV

2020 verra un SoC d’évaluation multicœur hétérogène RISC-V inspiré par la plate-forme i.MX de NXP

A l’occasion du RISC-V Summit, événement qui se tient du 10 au 12 décembre 2019 à San Jose (Californie), l’organisme OpenHW dévoile le projet CORE-V Chassis dont l’objectif est de proposer au cours du second semestre 2020 le tape-out d’une puce-système d’évaluation RISC-V multicœur hétérogène apte à exécuter le système d’exploitation Linux. ...Pour rappel, l’OpenHW Group, qui se veut un organisme à but non lucratif, s’est donné pour objectif d’accélérer l’adoption de processeurs open source via une plate-forme collaborative et la mise sur le marché de blocs d’IP open source pour cœurs de processeur (lire notre article ici).

La puce d'évaluation CORE-V Chassis sera architecturée autour d’un cœur 64 bits CV64A s’exécutant aux côtés d’un cœur de coprocesseur 32 bits CV32E. Selon l’organisme OpenHW, elle s’inspirera de la plate-forme à double cœur Arm hétérogène i.MX de NXP et embarquera aussi des unités de traitement graphique (GPU) 2D et 3D, des interfaces d’entrées/sorties pour caméras et afficheurs Mipi CSI et DSI, des blocs de sécurité matériels, la connectivité PCIe, un contrôleur MAC Gigabit Ethernet, des interfaces USB 2.0, des interfaces mémoire (LP)DDR4 et plusieurs interfaces SDIO, ainsi qu'un large éventail de blocs périphériques additionnels.

Dans le détail, le cœur 64 bits CV64A s’appuiera sur le cœur d’IP RISC-V RV64GC, initialement développé dans le cadre de la plate-forme Pulp de l'Ecole polytechnique fédérale de Zurich (ETH Zurich). Optimisé pour répondre aux besoins de performances, le cœur CV64A pourra être cadencé jusqu’à 1,5 GHz. Le cœur de coprocesseur CV32E, quant à lui, sera dérivé du cœur d’IP RISC-V RV32IMFCXpulp, également issu de l'ETH Zurich.

« NXP sera un contributeur clé du projet CORE-V Chassis, déclare Rob Oshana, président du conseil d'administration du groupe OpenHW et vice-président en charge de l'ingénierie logicielle chez NXP. Nous percevons ce projet comme une évolution naturelle vers la production à haut volume des cœurs RISC-V open source de l’OpenHW Group. » « En élaborant le tape-out fonctionnel d'un SoC d'évaluation au cours du second semestre 2020, nous démontrerons que la philosophie associée à l’open hardware est aussi capable et fiable que n'importe laquelle des alternatives propriétaires actuelles », assure de son côté Rick O’Connor, le CEO et président de l’organisme OpenHW.

Le résultat du projet CORE-V Chassis, qui est soutenu par les membres de l’organisme (dont Alibaba, GreenWaves, Huawei, Imperas, NXP, OneSpin, Silicon Labs, Thales, UltraSoC et VeriSilicon) et qui est ouvert à la participation d’autres sociétés, est destiné à constituer la fondation de futurs SoC d'évaluation multicœurs.

Vous pouvez aussi suivre nos actualités sur la vitrine LinkedIN de L'Embarqué consacrée à l’architecture de processeur RISC-V : Embedded-RISCV