
Cap’tronic, en partenariat avec la société Ac6, propose une formation RISC-V les 20 et 21 juin Dans le cadre de sa veille technologique sur les solutions innovantes à apporter aux entreprises qui intègrent des solutions électroniques et des logiciels embarqués dans leurs produits, Cap’tronic, en partenariat avec la société Ac6, propose une formation de 2 jours sur la thématique du RISC-V. ...Cette formation a pour but de comprendre l'architecture du jeu d’instructions pour processeur open source RISC-V et l'implémentation en particulier du cœur E31 de la firme américaine SiFive, fondée par les créateurs de l’architecture RISC-V à l’université de Californie à Berkeley. Cap’tronic rappelle que les entreprises souhaitant créer leurs propres puces-systèmes SoC peuvent utiliser les cœurs RISC-V sous licence BSD, MIT ou GPL disponibles sur GitHub sans redevance, les personnaliser, les connecter à leur propre cryptoprocesseur et/ou à des accélérateurs mathématiques, les associer à des entrées-sorties et autres périphériques, etc. Il est aussi possible d'exécuter des cœurs RISC-V sur des FPGA et, par exemple, de créer un sous-système RISC-V sur des FPGA Microsemi-Microchip (RTG4, Igloo2 et PolarFire). Depuis quelques années, tout un écosystème s'est d’ailleurs créé autour de cette approche système qui implique des sociétés qui souhaitent avoir un total contrôle du développement de leur circuits intégrés, que ce soit des grands groupes, des start-up ou des laboratoires de recherche. La formation proposée par Cap’tronic et Ac6 les 20 et 21 juin à Courbevoie (92) a pour but de comprendre l'architecture RISC-V et l'implémentation du cœur SiFive E31. Ainsi les mécanismes sophistiqués tels que la protection de la mémoire, la gestion des interruptions globales et externes seront abordés. La mise en œuvre de l'architecture RISC-V sera réalisée en utilisant l'environnement de développement de Microsemi via les outils de développement Libero SoC PolarFire et d'intégration du logiciel. La formation vise à familiariser les sociétés avec le jeu d'instructions RISC-V et des différentes extensions possibles. En s’appuyant sur des exercices, elle abordera la synthèse des CPU (CORE_RISCV de SiFive ou Rocket-Chip de lowRISC), les routines d'interruptions ou encore l'implémentation d'un coprocesseur, par exemple un cryptoprocesseur. Le programme couvrira les modules RISC-V ISA (RV32-I/E and RV64-I/E notamment), l'architecture privilégiée, le débogage du RISC-V, les interfaces et cœur du SiFive E31, l'outil de développement Libero SoC PolarFire qui sera utilisé pour synthétiser le RISCV, la programmation du RISC-V sous SoftConsole et les protocoles de bus AMBA AXI4, AHB (Advanced High Performanc), APB (Advanced Peripheral Bus) et SiFive TileLink. Les renseignements sur cette formation sont accessibles ici : https://www.captronic.fr/FORMATION-RISC-V-2880.html Vous pouvez aussi suivre nos actualités sur la vitrine LinkedIN de L'Embarqué consacrée à l’architecture de processeur RISC-V : Embedded-RISCV https://www.linkedin.com/showcase/embedded-riscv/

Cap’tronic, en partenariat avec la société Ac6, propose une formation RISC-V les 20 et 21 juin

Dans le cadre de sa veille technologique sur les solutions innovantes à apporter aux entreprises qui intègrent des solutions électroniques et des logiciels embarqués dans leurs produits, Cap’tronic, en partenariat avec la société Ac6, propose une formation de 2 jours sur la thématique du RISC-V. ...Cette formation a pour but de comprendre l'architecture du jeu d’instructions pour processeur open source RISC-V et l'implémentation en particulier du cœur E31 de la firme américaine SiFive, fondée par les créateurs de l’architecture RISC-V à l’université de Californie à Berkeley.

Cap’tronic rappelle que les entreprises souhaitant créer leurs propres puces-systèmes SoC peuvent utiliser les cœurs RISC-V sous licence BSD, MIT ou GPL disponibles sur GitHub sans redevance, les personnaliser, les connecter à leur propre cryptoprocesseur et/ou à des accélérateurs mathématiques, les associer à des entrées-sorties et autres périphériques, etc. Il est aussi possible d'exécuter des cœurs RISC-V sur des FPGA et, par exemple, de créer un sous-système RISC-V sur des FPGA Microsemi-Microchip (RTG4, Igloo2 et PolarFire). Depuis quelques années, tout un écosystème s'est d’ailleurs créé autour de cette approche système qui implique des sociétés qui souhaitent avoir un total contrôle du développement de leur circuits intégrés, que ce soit des grands groupes, des start-up ou des laboratoires de recherche.

La formation proposée par Cap’tronic et Ac6 les 20 et 21 juin à Courbevoie (92) a pour but de comprendre l'architecture RISC-V et l'implémentation du cœur SiFive E31. Ainsi les mécanismes sophistiqués tels que la protection de la mémoire, la gestion des interruptions globales et externes seront abordés. La mise en œuvre de l'architecture RISC-V sera réalisée en utilisant l'environnement de développement de Microsemi via les outils de développement Libero SoC PolarFire et d'intégration du logiciel.

La formation vise à familiariser les sociétés avec le jeu d'instructions RISC-V et des différentes extensions possibles. En s’appuyant sur des exercices, elle abordera la synthèse des CPU (CORE_RISCV de SiFive ou Rocket-Chip de lowRISC), les routines d'interruptions ou encore l'implémentation d'un coprocesseur, par exemple un cryptoprocesseur. Le programme couvrira les modules RISC-V ISA (RV32-I/E and RV64-I/E notamment), l'architecture privilégiée, le débogage du RISC-V, les interfaces et cœur du SiFive E31, l'outil de développement Libero SoC PolarFire qui sera utilisé pour synthétiser le RISCV, la programmation du RISC-V sous SoftConsole et les protocoles de bus AMBA AXI4, AHB (Advanced High Performanc), APB (Advanced Peripheral Bus) et SiFive TileLink.

Les renseignements sur cette formation sont accessibles ici : https://www.captronic.fr/FORMATION-RISC-V-2880.html

Vous pouvez aussi suivre nos actualités sur la vitrine LinkedIN de L'Embarqué consacrée à l’architecture de processeur RISC-V : Embedded-RISCV https://www.linkedin.com/showcase/embedded-riscv/